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SYNC_ACQUIRE : IDLE; SYNC_ACQUIRE: next_state (rx_char_is_k rx_data 8hBC) ? ALIGN_CHECK : FAULT_RECOVERY; ALIGN_CHECK: next_state alignment_valid() ? CONFIGURE : FAULT_RECOVERY; CONFIGURE: next_state negotiation_done() ? ACTIVE_LINK : CONFIGURE; ACTIVE_LINK: next_state error_detected() ? FAULT_RECOVERY : ACTIVE_LINK; FAULT_RECOVERY: next_state recovery_timeout() ? IDLE : FAULT_RECOVERY; default: next_state IDLE; endcase end你会发现这个 FSM 几乎完全映射了物理层的标准状态图体现了“硬件描述语言即协议实现”的思想。核心战场三SerDes 中的数字逻辑——串并转换的艺术SerDesSerializer/Deserializer是高速接口的核心引擎。它的任务听起来很简单发端把并行变串行收端反过来。但在 Gbps 级别下事情远没那么简单。发送侧逻辑流程MAC 层并行数据如 XAUI, 32bit156.25MHz ↓ FIFO 缓冲吸收突发流量 ↓ 多相时钟驱动DDR 输出 ↓ 8B/10B 编码PCS 层 ↓ PMA 调制预加重/去加重 ↓ 差分串行输出TX/-接收侧更复杂先恢复再对齐差分输入RX/- ↓ CDRClock Data Recovery——从数据流中提取时钟 ↓ 解串为 10-bit 符号流 ↓ 字对齐逻辑Word Alignment——滑动窗口找 K28.5 ↓ 8B/10B 解码 错误检测 ↓ 弹性缓冲Elastic Buffer——吸收时钟频偏 ↓ 并行输出给 MAC其中最关键的两个数字模块是1.字对齐器Comma Detector原理很简单在接收到的比特流中不断滑动 10 位窗口查找特定模式如0011111010或其反转。一旦匹配成功就锁定当前位置作为帧起点。但由于可能存在扰码Scrambling实际设计需支持多模式识别并具备误触发抑制机制。2.弹性缓冲Elasticity Buffer作用是解决发送端与接收端时钟频率微小差异ppm 级别。若不补偿积累几毫秒就会导致溢出。常见做法是在 FIFO 两端加入“插入/删除 idle”机制由 CDR 模块监控填充水平动态调节。✅ 设计要点- 使用格雷码指针防止跨时钟域亚稳态- 缓冲深度一般为 4~16 bit- 支持通道绑定Channel Bonding用于多 lane 对齐系统级视角数字电路如何协同工作在一个典型的光纤收发器架构中数字逻辑位于 MAC 与 AFE 之间构成所谓的PCS 层Physical Coding Sublayer[MAC Layer] ↓ (GMII/RGMII/XAUI) [PCS - Digital Logic] ↓ (encoded serial stream) [PMA - Analog Frontend] ↓ (optical driver) [Fiber]PCS 层内部模块分工明确模块功能Encoder / Decoder8B/10B 编解码SerDes Controller串并转换与时序管理Link FSM链路状态控制Error CheckerCRC、误码统计Register Bank寄存器配置与状态读取这些模块通过统一的时钟域通常是 125MHz 或 156.25MHz协同运作形成一个闭环控制系统。工程实践中的五大设计考量即使理论完美落地仍需面对现实挑战。以下是 FPGA 或 ASIC 实现时必须注意的关键点1️⃣ 时序收敛Timing Closure高速路径如 SerDes 输入输出必须严格约束- 使用专用 I/O 引脚和全局时钟网络- 关键路径插入寄存器打拍- 启用 IO Delay Calibration如 Xilinx ISERDES/OSERDES2️⃣ 功耗优化对未使用功能模块启用时钟门控Clock Gating在低速模式下降低采样频率利用电源岛隔离不同电压域3️⃣ 可测性设计DFT插入扫描链Scan Chain用于 ATPG 测试集成 BISTBuilt-In Self Test模块提供 JTAG 接口访问内部寄存器4️⃣ EMI 控制避免高频信号振荡合理设置驱动强度差分走线保持等长匹配电源层加足够的去耦电容建议每电源引脚配 0.1μF5️⃣ 温度与工艺稳定性尽管数字逻辑本身不受温漂影响但其与模拟模块如 CDR、VCO紧密耦合。因此需要- 上电校准序列Calibration Sequence- 实时监测 VCO 控制电压- 支持软件调参如手动切换编码模式未来的演进方向数字电路越来越“聪明”随着 100G/400G 以太网普及以及 PAM4 调制技术的应用数字电路的角色正在发生质变前向纠错FEC不再是可选功能而是必需项RS-FEC, FireCodeDSP 辅助均衡数字信号处理器参与模拟补偿CTLE, DFEAI 驱动自适应基于历史误码率动态调整预加重系数未来的光模块不再是“傻快”的传输管道而是具备感知、学习、优化能力的智能节点。而这一切的基础依然是扎实的数字逻辑设计功底。掌握这些底层原理不仅能帮你读懂 datasheet更能让你在遇到“链路无法建立”、“误码率突增”等问题时迅速判断是硬件故障、配置错误还是时序问题。毕竟在这个万物互联的时代真正的连接始于一行行精准执行的 Verilog 代码。如果你正在从事通信芯片、FPGA 开发或高速接口设计欢迎在评论区分享你的实战经验